PCIe 6.0バス仕様の最終ドラフトは、わずか1か月前に提案され、まだ承認されていません。ケイデンスは、新世代バスをすべての関心のある開発者のコントローラーとプロセッサーに統合するために必要なすべての配信の開始についてすでに報告しています。これらは、回路のセット（IPブロック）であるだけでなく、レイアウトを整理し、プロトタイプの技術的機能を評価するためのテストチップでもあります。設計と実装はまだ残っています。
ケイデンスIPブロックセットは、5nmN5プロセス用のTSMCファクトリー用に最適化されています。ある意味で、これはバス帯域幅の複数の増加を必要とする製品の範囲を事前に概説します。まず第一に、これらは機械学習、人工知能、スーパーコンピューティングのタスクです。プロセッサ、アクセラレータ、グラフィックカード、SSDは、PCIe6.0に移行する最初のデバイスです。すぐに使用できるケイデンスセットを使用すると、時間と需要以外にPCIe6.0の大量採用を妨げるものは何もありません。明らかに、来年は新しいタイヤを備えた最初の商用製品の最初の年になります。
PCIe 5.0バスと比較して、PCIe6.0バスのデータ転送速度は両方向で2倍の64GT / s（ギガトランザクション/秒）になったことを思い出してください。 x16構成では、最大256 GB /秒の転送が可能です。速度の増加は、（とりわけ）ゼロに戻らないパルスのシーケンスの送信（NRZ、ゼロに戻らない）からパルス振幅変調を使用する送信方式（PAM4）への移行によって助けられました。ケイデンスは、2019年からPAM4対応のインターフェースを出荷しており、これらの製品がすべての仕様を満たすと確信していると述べています。
実際、PCIe 6.0開発キットに含まれているケイデンステストチップは、デュアルモードPAM4 / NRZトランスミッター（以前のPCIe標準との下位互換性のためのNRZ）であり、最適なシグナルインテグリティ、対称性、および線形性を提供することが保証されています。歪みが少なく、64Gbpsで35dBを超える重大な信号干渉とチャネル損失に耐えることができるレシーバーを備えています。このような速度の場合、ノイズ耐性とデータを回復する機能が最も重要な条件であり、それなしではスループットの向上は不可能です。
2021-11-05 16:38:20
著者: Vitalii Babkin