Le projet final des spécifications du bus PCIe 6.0 a été proposé il y a seulement un mois et n'a pas encore été approuvé, et Cadence a déjà signalé le début des livraisons de tout le nécessaire pour intégrer le bus de nouvelle génération dans les contrôleurs et processeurs de tous les développeurs intéressés. Ce ne sont pas seulement des ensembles de circuits (blocs IP), mais aussi une puce de test pour organiser la disposition et évaluer les capacités techniques des prototypes. Il reste à concevoir et à mettre en œuvre.
L'ensemble de blocs Cadence IP est optimisé pour les usines TSMC pour le processus 5 nm N5. Dans un certain sens, cela décrit à l'avance la gamme de produits qui nécessitent une augmentation multiple de la bande passante du bus. Tout d'abord, ce sont les tâches de l'apprentissage automatique, de l'intelligence artificielle et du calcul intensif. Les processeurs, accélérateurs, cartes graphiques et SSD sont les premiers appareils à migrer vers PCIe 6.0. Avec l'ensemble Cadence prêt à l'emploi, rien ne s'oppose à l'adoption massive de PCIe 6.0 autre que le temps et la demande. Évidemment, l'année prochaine sera la première année pour les premiers produits commerciaux avec le nouveau pneu.
Rappelons que par rapport au bus PCIe 5.0, le taux de transfert de données sur le bus PCIe 6.0 a doublé à 64 GT/s (gigatransactions par seconde) dans les deux sens. La configuration x16 réalise des transferts jusqu'à 256 Go par seconde. L'augmentation de la vitesse a été facilitée (entre autres) par le passage d'une transmission d'une séquence d'impulsions sans retour à zéro (NRZ, no-return-to-zero) à un schéma de transmission avec modulation d'amplitude des impulsions (PAM4). Cadence dit qu'il livre des interfaces compatibles PAM4 depuis 2019 et est convaincu que ces produits répondront à toutes les spécifications.
En fait, la puce de test Cadence, incluse dans le kit de développement PCIe 6.0, est un émetteur PAM4 / NRZ bimode (NRZ pour une compatibilité descendante avec les normes PCIe précédentes), qui garantit une intégrité, une symétrie et une linéarité optimales du signal. avec une faible distorsion, ainsi qu'un récepteur capable de résister à d'importantes interférences de signal et à une perte de canal supérieure à 35 dB à 64 Gbps. Pour de telles vitesses, l'immunité au bruit et la capacité de récupérer les données sont la condition la plus importante, sans laquelle l'augmentation du débit est impossible.
2021-11-05 16:38:20
Auteur: Vitalii Babkin