PCIe 6.0 버스 사양의 최종 초안은 불과 한 달 전에 제안되었으며 아직 승인되지 않았으며 Cadence는 이미 관심 있는 모든 개발자의 컨트롤러 및 프로세서에 차세대 버스를 통합하는 데 필요한 모든 것을 제공하기 시작했다고 보고했습니다. 이들은 일련의 회로(IP 블록)일 뿐만 아니라 레이아웃을 구성하고 프로토타입의 기술적 기능을 평가하기 위한 테스트 칩입니다. 설계하고 구현하는 일만 남았습니다.
Cadence IP 블록 세트는 5nm N5 공정용 TSMC 공장에 최적화되어 있습니다. 어떤 의미에서 이것은 버스 대역폭의 다중 증가가 필요한 제품 범위를 미리 설명합니다. 우선 머신러닝, 인공지능, 슈퍼컴퓨팅의 작업이다. 프로세서, 가속기, 그래픽 카드 및 SSD는 PCIe 6.0으로 마이그레이션되는 최초의 장치입니다. 즉시 사용 가능한 Cadence 세트를 사용하면 시간과 수요 외에 PCIe 6.0의 대량 채택을 방해할 수 없습니다. 분명히 내년은 새 타이어를 사용한 최초의 상용 제품의 첫 해가 될 것입니다.
PCIe 5.0 버스와 비교할 때 PCIe 6.0 버스의 데이터 전송 속도는 양방향에서 64GT/s(초당 기가트랜잭션)로 두 배 증가했습니다. x16 구성은 초당 최대 256GB의 전송을 달성합니다. 속도의 증가는 0으로의 복귀 없는 펄스 시퀀스의 전송(NRZ, 제로 리턴 없음)에서 펄스 진폭 변조(PAM4)가 있는 전송 방식으로의 전환에 의해 (무엇보다도) 도움이 되었습니다. Cadence는 2019년부터 PAM4 지원 인터페이스를 출시했으며 이러한 제품이 모든 사양을 충족할 것이라고 확신합니다.
실제로 PCIe 6.0 개발 키트에 포함된 Cadence 테스트 칩은 최적의 신호 무결성, 대칭성 및 선형성을 보장하는 듀얼 모드 PAM4/NRZ 송신기(이전 PCIe 표준과의 하위 호환성을 위한 NRZ)입니다. 낮은 왜곡과 64Gbps에서 35dB를 초과하는 상당한 신호 간섭 및 채널 손실을 견딜 수 있는 수신기입니다. 이러한 속도의 경우 노이즈 내성과 데이터 복구 기능이 가장 중요한 조건이며 이것이 없이는 처리량 증가가 불가능합니다.
2021-11-05 16:38:20
작가: Vitalii Babkin