Architecture Dayの一環として、Intelは今後のSapphire Rapidsサーバープロセッサについて話し、以前に公開された情報のほとんどを確認し、いくつかの詳細を補足しました。インテルは、現在人気のあるマイクロサービス、コンテナー化、仮想化など、これまでよりも幅広いタスクとワークロードのソリューションとして新製品を位置付けています。同社は、CPUが計算、メモリ、I / Oの点でバランスが取れていることを約束しています。
新しいプロセッサは、ついにチップレット、つまりIntelの用語でタイルをレイアウトしました。SoCには、Intel 7プロセステクノロジ（10 nm Enhanced SuperFIN）に基づく4つの「コア」タイルが含まれています。各タイルは、EMIBを介して隣接するタイルに接続されています。最大100MB以上の合計L3キャッシュを含むシステムエージェントは、一方向に約4〜8nsの遅延を持つ高速メッシュネットワークを形成します。外部からは、プロセッサはモノリシックであるように「見えます」。
各コアまたはスレッドは、キャッシュ、メモリ、アクセラレータ、IOブロックなど、隣接するタイルのすべてのリソースに無料でアクセスできます。潜在的に、このアプローチは、将来のEPYCがすでに12になるすべてのチップレットに共通のIOユニットを備えたAMDの場合よりも、内部データ交換の観点からより有益です。来年のみ-SapphireRapidsのリリースは2022年の第1四半期に予定されており、第2四半期に大量生産されます。
Sapphire Rapidsは、Golden Coveマイクロアーキテクチャに基づいており、より広く、より深く、よりスマートになっています。高性能のAlderLakeコアでも使用されますが、サーバープロセッサの場合にはいくつかの違いがあります。たとえば、L2キャッシュはコアあたり2 MB、または新しいAMX（Advanced Matrix Extension）命令セットに増加しました。後者はCPUのAI機能を拡張し、この種のワークロードで一般的なマトリックスでのMAC操作を可能にします。
AMXの場合、それぞれ1 KBのボリュームを持つ8つの専用2Dレジスタがあります（16の64バイトライン）。別のハードウェアユニットが3つのレジスタでMAC演算を実行します。これは、カーネルの残りの部分で他の命令を実行するのと並行して実行できます。レジスタのパラメータや内容の設定、データの移動はOSが行います。これまでのところ、プロセッサにはMACブロックのみが表示されていますが、将来、他のより複雑な操作用のブロックが表示される可能性があります。
ピーク時のINT8でのAMXパフォーマンスは、コアあたり1サイクルあたり2048オペレーションであり、従来のAVX-512命令（2つのFMAポート）よりも8倍高速です。 BF16では、AMXのパフォーマンスは2倍低くなりますが、これは前世代のXeonと比較して大幅な向上です。Intelは、推論だけでなくAIモデルのトレーニングにも対応できるユニバーサルコアを作成しようとしています。ただし、同社によれば、AMXのCPU機能はGPUと直接競合するのではなく、GPUを補完するものになるとのことです。
このデータ形式のサポートがIntelCPUで最初に登場したCooperLakeは、アプリケーションのニッチがかなり狭いため、最終的にBF16をさらに普及させるのはSapphireRapidsです。その他のアーキテクチャの更新には、AVX-512のFP16サポート、高速追加の命令（FADD）とキャッシュ階層でのより効率的なデータ管理（CLDEMOTE）、仮想マシン（VM）のメモリとTLBを操作するための多数の新しい命令と割り込みが含まれます。 、マイクロ秒カウントを使用した高度なテレメトリなど。
一般に、最後のポイントは、プロセス、コンテナー、およびVMのより効率的でインテリジェントなリソース管理とQoSに必要です。これらはすべて、何らかの形でオーバーヘッドコストを削減します。専用のアクセラレータは、作業をさらにスピードアップします。これまでのところ、2つだけが言及されています。最初のDSA（Data Streaming Accelerator）は、単一のホスト内と複数のホスト間の両方でデータの移動と転送を高速化します。これは、メモリ、ストレージ、ネットワークトラフィック、および仮想化を処理するときに役立ちます。
言及されている2番目のアクセラレータはQAT（Quick Assist Engine）であり、操作または操作のチェーン（de-）圧縮（同時に両方向で最大160 Gbps）、ハッシュ、および暗号化（up一般的なアルゴリズムで400Gbpsまで）：AES GCM / XTS、ChaChaPoly、DH、ECCなど。 QATブロックはプロセッサ自体の一部になりましたが、以前は一部のチップセットの一部として、または個別の拡張カードとして利用可能でした。これにより、遅延を減らし、ブロックのパフォーマンスを向上させることができました。
さらに、QATは、たとえば、仮想化またはIntel Accelerator Interfaceing Architecture（AiA）に使用できます。 AiAは、統合されたディスクリートアクセラレータでより効率的に動作するように設計されたもう1つの新しい命令セットです。 AiAは、制御、タイミング、およびシグナリングを支援します。これにより、ユーザースペースアクセラレーターと対話する際のオーバーヘッドの一部が削減されます。
メモリサブシステムには、タイルごとに1つずつ、合計4つのデュアルチャネルDDR5コントローラーが含まれています。おそらく、4つの利用可能なNUMAドメインがあります。前述の次世代IntelOptane PMem 300（Crow Pass）のサポートを除いて、詳細は提供されていません。ただし、HBMが搭載されたモデルの存在が公式に確認されており、タイルごとに1つのモジュールもあります。 HBMは、DRAMキャッシュとして、または単独で使用できます。場合によっては、DRAMなしで実行できることもあります。
PCIe5.0およびCXL1.1（CXL.io、CXL.cache、CXL.memory）について追加するものはありませんが、別のレポートでIntelは、1つのノード内だけでなく、ラックレベルでの未来。 CPU（シームレスに最大8S）を組み合わせるために、UPIバスが引き続き使用されますが、すでに第2世代（1ラインあたり16 GT /秒）-タイルあたり24ラインです。
特にSapphireRapidsの場合、IntelはIce Lake-SPと比較したIPCの成長に関する正確なデータをまだ提供しておらず、一部のタスクおよび領域の個々の数値のみに限定しています。他の多くの重要なパラメータも指定されていません。ただし、最新のリークによると、AMD EPYC Genoaは、純粋に定量的な特性においても、SapphireRapidsよりも著しく進んでいます。
2021-08-19 15:22:46
著者: Vitalii Babkin