Zukünftige AMD-Prozessoren, einschließlich des wahrscheinlichen EPYC 7004 (Genua), werden 5-Level-Paging unterstützen. Diese Technologie wurde entwickelt, um den virtuellen und physischen Adressraum in x86-64-Systemen zu vergrößern: Für den virtuellen Speicher wird die Grenze von 256 TiB auf 128 PiB und für die physische Adressierung von 64 TiB auf 4 PiB (4,5036 PB) erhöht. Phoronix machte auf die entsprechenden Patches für KVM aufmerksam.
Wechsel zu einem neuen System, um Server mit einer wirklich großen Speichermenge zu erstellen. Der Nachteil dieses Ansatzes ist gleichzeitig die längere Zeit, die zum Durchlaufen von Tabellen mit Seiten erforderlich ist. In der Praxis kann dies jedoch durch Softwareoptimierung ausgeglichen werden.
Intel begann vor 5 Jahren mit der Unterstützung dieser Technologie in Linux, aber sie tauchte nur in Hardware in der Ice Lake-Mikroarchitektur auf. Es ist ab dem Linux 4.14-Kernel verfügbar und in Linux 5.5 bereits standardmäßig für unterstützte Prozessoren aktiviert. Aus Sicht des Kernels dürfte die Implementierung von AMD der von Intel sehr ähnlich sein, da sie bereits vorhandene Mechanismen nutzt.
Gleichzeitig ist noch nicht klar, wann genau mit neuen Patches im Haupt-Kernel-Zweig zu rechnen ist. Höchstwahrscheinlich werden sie vor der Veröffentlichung von EPYC 7004 oder kurz danach hinzugefügt, wie es bei AMD normalerweise der Fall ist. Hinsichtlich des praktischen Nutzens dieser Innovation ist davon auszugehen, dass sich beide Unternehmen sukzessive auf das Aufkommen von Systemen mit CXL vorbereiten. Von Petabyte an Speicher ist noch keine Rede, aber Dutzende von Terabyte (insbesondere bei SCMs wie 3D XPoint) in zukünftigen Systemen scheinen ziemlich real zu sein.
2021-08-11 17:27:32
Autor: Vitalii Babkin