Les futurs processeurs AMD, dont le probable EPYC 7004 (Gênes), prendront en charge la pagination à 5 niveaux. Cette technologie est conçue pour augmenter l'espace d'adressage virtuel et physique dans les systèmes x86-64 : pour la mémoire virtuelle, la limite passera de 256 TiB à 128 PiB, et pour l'adressage physique de 64 TiB à 4 PiB (4,5036 PB). Phoronix a attiré l'attention sur les correctifs correspondants pour KVM.
Passer à un nouveau système pour créer des serveurs avec une très grande quantité de mémoire. Dans le même temps, l'inconvénient de cette approche est l'augmentation du temps nécessaire pour parcourir les tables avec les pages. En pratique, cependant, cela peut être compensé par une optimisation logicielle.
Intel a commencé à travailler sur la prise en charge de cette technologie sous Linux il y a 5 ans, mais elle n'est apparue que dans le matériel de la microarchitecture Ice Lake. Il est disponible à partir du noyau Linux 4.14 et dans Linux 5.5, il est déjà activé par défaut pour les processeurs pris en charge. Du point de vue du noyau, l'implémentation d'AMD devrait être très similaire à celle d'Intel, puisqu'il utilise des mécanismes déjà existants.
En même temps, il n'est pas encore clair quand exactement nous devrions nous attendre à ce que de nouveaux correctifs apparaissent dans la branche principale du noyau. Très probablement, ils seront ajoutés avant la sortie de l'EPYC 7004 ou peu de temps après, comme c'est généralement le cas avec AMD. Au regard de l'intérêt pratique de cette innovation, on peut supposer que les deux sociétés se préparent progressivement à l'émergence de systèmes avec CXL. Il n'est pas encore question de pétaoctets de mémoire, mais des dizaines de téraoctets (en particulier avec des SCM comme 3D XPoint) dans les futurs systèmes semblent bien réels.
2021-08-11 17:27:32
Auteur: Vitalii Babkin