TSMC는 약 500 명의 고객을 보유한 세계 최대의 계약 칩 제조업체입니다. 이 회사는 거의 모든 요구 사항을 가진 거의 모든 고객에게 서비스를 제공 할 수 있습니다. 동시에 기능과 기술 측면에서 모든 경쟁 업체보다 앞서야합니다. TSMC의 생산량은 앞으로 몇 년 동안 누구도 이의를 제기하지 않을 것입니다. 고급 표준 N2, N3 및 N4를 마스터하는 것과 관련하여 회사는 계획대로 진행 중입니다.
TSMC는 올해 초 2021 년 투자 예산을 250 ~ 280 억 달러로 크게 늘 렸으며, 이제는 제조, 연구 및 개발에 1,000 억 달러를 지출하려는 3 년 계획의 일환으로 약 300 억 달러로 더 늘 렸습니다.
올해 TSMC의 300 억 달러 예산 중 약 80 %는 3nm, 4 / 5nm 및 6 / 7nm와 같은 고급 기술을위한 용량 확장에 사용될 것입니다. China Renaissance Securities의 분석가들은 고급 금리에 할당 된 대부분의 돈이 연말까지 N5의 용량을 월 110,000-120,000 실리콘 웨이퍼 (WSPM)로 확장하는 데 사용될 것이라고 믿습니다.
TSMC는 2020 년 중반에 N5 (5nm) 기술을 사용하여 대량 생산 (HVM) 칩을 시작한 최초의 회사입니다. 처음에는 Apple과 Huawei HiSilicon이라는 두 회사 만 이러한 서비스를 사용했습니다. 후자에 대한 배송은 9 월 14 일에 끝났으며 Apple은 모든 최첨단 용량을 보유하게되었습니다. 이제 점점 더 많은 고객이 N5 표준에 따라 칩 인쇄를 시작할 준비가되어 있으므로이 기술 프로세스의 구현이 증가하고 있습니다. TSMC는 불과 몇 달 전에 예상했던 것보다 더 많은 고객이 N5 제품군 (N5, N5P 및 N4 포함)의 기술을 사용할 계획이라고 말합니다.
제조업체는 2021 년 말까지 N5가 실리콘 웨이퍼 생산에서 발생하는 모든 수익의 약 20 %를 가져올 것으로 예상합니다. TSMC는 비슷한 단계의 7nm보다 5nm 및 3nm 표준에 대한 고객의 관심이 더 높습니다. 회사는 N5에 대한 수요가 스마트 폰과 고성능 솔루션으로 인해 가까운 장래에 증가 할 것으로 예상합니다.
TSMC N5에 대한 관심은 놀라운 일이 아닙니다. 중국 르네상스의 분석가들은 공정 기술이 평방 밀리미터 당 약 1 억 7 천만 개의 트랜지스터 (MTP / mm2)를 제공 할 수 있다고 계산했습니다. 이것은 현재까지 가장 높은 밀도 비율입니다. 비교를 위해 : Samsung 5LPE는 약 125-130 MTP / mm2의 밀도를 자랑하는 반면 Intel의 10nm 표준은 약 100 MTP / mm2입니다.
앞으로 몇 주 안에 TSMC는 N5P라는 5nm 기술의 개선 된 버전을 사용하여 칩 제조를 시작할 예정이며, 이는 주파수를 최대 5 %까지 늘리거나 전력 소비를 최대 10 %까지 줄일 것을 약속합니다 (동일한 크리스탈 복잡도). 이 기술은 엔지니어링 리소스에 대한 상당한 투자 나 더 긴 설계주기 시간이 필요하지 않으므로 이미 N5 칩을 보유한 TSMC 고객은 N5P로 인쇄 할 수 있습니다.
TSMC의 N5 기술 제품군에는 N4 (4nm) 공정 기술도 포함되어 있습니다.이 기술의 도움으로 첫 번째 칩은 올해 말에 인쇄를 시작할 것이며 2022 년에 대량 생산이 예상됩니다. 이 기술은 동일한 설계 원칙, 설계 인프라 및 SPICE 시뮬레이션을 유지하면서 N5에 비해 전력 소비, 성능 및 밀도 측면에서 추가적인 이점을 제공하기위한 것입니다. 한편 N4는 극 자외선 (EUV) 리소그래피 도구의 사용을 더욱 확대함에 따라 마스킹 레이어 수, 생산 단계, 따라서 위험과 비용을 줄일 것입니다.
2022 년에 세계 최대의 계약 칩 제조업체는 FinFET 트랜지스터를 계속 사용하는 완전히 새로운 제조 공정 인 N3 (3nm)도 출시 할 예정입니다. 현재 N5 공정 기술에 비해 10 ~ 15 % (동일한 전력 및 복잡도에서) 성능 향상 또는 25 ~ 30 %의 전력 소비 감소 (동일한 주파수 및 복잡도에서)를 약속합니다. 새로운 규정은 또한 구조에 따라 트랜지스터 밀도를 1.1 배에서 1.7 배까지 증가시킬 것입니다 (아날로그 1.1 배, SRAM 1.2 배, 로직 1.7 배).
N3는 EUV 레이어의 수를 더 늘릴 것이지만 여전히 DUV 리소그래피를 계속 사용할 것입니다. 또한이 기술이 FinFET를 계속 사용함에 따라 처음부터 재 설계된 차세대 전자 설계 자동화 (EDA) 도구와 완전히 새로운 칩의 개발이 필요하지 않습니다. 이는 다음을 기반으로하는 3GAE 굴복에 비해 경쟁 우위가 될 수 있습니다. 삼성의 GAAFET / MBCFET. 위험한 생산은 2021 년, 양산은 2022 년 하반기에 계획된다.
GAAFET (gate-all-around FET) 트랜지스터의 구조는 여전히 TSMC의 개발 계획에 있습니다. 이 회사는 N3 (아마도 N2, 2nm) 다음으로 중요한 공정 기술에 새로운 종류의 트랜지스터를 사용할 것으로 예상됩니다.
2021-04-27 16:23:35
작가: Vitalii Babkin