Pouco a pouco, o padrão Compute Express Link está chegando ao mercado: embora ainda não existam processadores com suporte, muitos dos elementos de infraestrutura para a nova interconexão e os conceitos nele baseados já estão prontos - em particular, novos controladores e módulos de memória são demonstrados regularmente. Mas o próprio padrão está evoluindo. Na versão 1.1, cujas especificações foram publicadas em 2019, as bases foram apenas lançadas.
Mas já na versão 2.0, o CXL recebeu muitas inovações que nos permitem falar não apenas de um novo barramento, mas de todo um conceito e uma mudança na abordagem da arquitetura do servidor. E agora o consórcio responsável pelo desenvolvimento do padrão publicou as especificações mais recentes da versão 3.0, expandindo ainda mais as capacidades do CXL.
E não apenas expandindo: na versão 3.0, o novo padrão recebeu suporte para 64 GT/s, sem aumentar o atraso. O que não é surpreendente, pois é baseado no padrão PCIe 6.0. Mas os principais esforços dos desenvolvedores se concentraram no desenvolvimento das ideias de desagregação de recursos e na criação de uma infraestrutura composta.
O próprio fabric CXL 3.0 agora permite a criação e conexão de dispositivos multi-head, recursos de gerenciamento de fábrica expandidos, suporte aprimorado para pools de memória, modos de coerência avançados e suporte para comutação multinível. Ao mesmo tempo, o CXL 3.0 manteve a compatibilidade com versões anteriores - 2.0, 1.1 e até 1.0. Neste caso, algumas das funções disponíveis simplesmente não serão ativadas.
Uma das principais inovações é a comutação multinível. Agora, a topologia de uma malha CXL 3.0 pode ser quase qualquer coisa, de linear a em cascata, com grupos de switches conectados a switches de nível superior. Ao mesmo tempo, cada porta raiz do processador suporta a conexão simultânea de dispositivos de vários tipos através do switch em qualquer combinação.
Outra inovação interessante foi o suporte para acesso direto à memória peer-to-peer (P2P). Simplificando, vários aceleradores localizados, por exemplo, em racks adjacentes, poderão se comunicar diretamente entre si sem afetar os processadores host. Em todos os casos, a proteção do acesso e a segurança das comunicações são asseguradas. Além disso, é possível dividir a memória de cada dispositivo em 16 segmentos independentes.
Ao mesmo tempo, é suportada uma organização hierárquica de grupos, dentro da qual é assegurada a coerência dos conteúdos de memória e caches (é fornecida a invalidação). Agora, além do acesso exclusivo à memória do pool, o acesso compartilhado por vários hosts a um bloco de memória de uma só vez também está disponível, além disso, com suporte de hardware para coerência. O pooling não é mais deixado para software de terceiros, mas é realizado por meio de um gerente de fábrica padronizado.
A combinação de novos recursos leva a ideia de separar memória e recursos computacionais a um novo patamar: agora é possível construir sistemas onde realmente existe um único pool de memória conectado ao fabric CXL 3.0 (Global Fabric Attached Memory, GFAM). separadamente dos módulos de computação. Ao mesmo tempo, a capacidade de endereçar até 4.096 pontos de conexão irá atingir os limites físicos da fábrica.
O pool pode conter diferentes tipos de memória - DRAM, NAND, SCM - e ser conectado ao poder de computação diretamente e por meio de switches CXL. Um mecanismo é fornecido para relatórios pelos próprios dispositivos sobre seu tipo, recursos e outras características. Essa arquitetura promete estar em demanda no mundo do aprendizado de máquina, no qual conjuntos de dados para redes neurais de próxima geração já estão atingindo tamanhos realmente gigantescos.
Atualmente, o grupo CXL tem 206 membros, incluindo Intel, Arm, AMD, IBM, NVIDIA, Huawei, os principais provedores de nuvem, incluindo Microsoft, Alibaba Group, Google e Meta, bem como vários dos principais fabricantes de hardware de servidor, incluindo HPE e Dell EMC.
2022-08-02 13:13:46
Autor: Vitalii Babkin